Projeto Final

Sistemas Digitais - UFABC 2022.2

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Esse projeto visa implementar um codificador que, a cada pacote de dados de 6 bits, adiciona um bit de paridade ao final de cada pacote. Também implemeta um detector que detecta quando um bit do pacote + paridade foi invertido, e indica se o pacote é válido ou não. A entrada e saída tanto do codificador quanto do detector são seriais.

Name		Name	Last commit message	Last commit date
Latest commit History 23 Commits
test		test
waves		waves
README.md		README.md
codificador.vhd		codificador.vhd
codificador_tb.vhd		codificador_tb.vhd
compcomp.sh		compcomp.sh
components.txt		components.txt
contador_3b.vhd		contador_3b.vhd
decoder_8b.vhd		decoder_8b.vhd
delayer_6.vhd		delayer_6.vhd
detector.vhd		detector.vhd
detector_tb.vhd		detector_tb.vhd
detector_valid_signal.vhd		detector_valid_signal.vhd
disp_f.vhd		disp_f.vhd
disp_i.vhd		disp_i.vhd
disp_m.vhd		disp_m.vhd
erro_signal.vhd		erro_signal.vhd
flipflopD.vhd		flipflopD.vhd
mod_reg_8b_serial.vhd		mod_reg_8b_serial.vhd
paridade_impar_6b.vhd		paridade_impar_6b.vhd
period_changer_6.vhd		period_changer_6.vhd
serial_reg_6b_parallel.vhd		serial_reg_6b_parallel.vhd
serial_reg_7b_paraser.vhd		serial_reg_7b_paraser.vhd

pedro-moren0/Proj_SD_2022_2

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